版图密度>90%，前后仿真性能偏差小：十方尺推出AMALGAM，重新定义模拟IC版图自动化
在模拟IC设计流程中，版图实现环节长期面临三项核心挑战。
第一，手工布局布线的时间成本不可控。典型的中等规模运放包含数十个管子，涉及差分共质心匹配、dummy器件插入以及多组电流镜的匹配摆放。工程师需要反复调整器件位置与方向以满足匹配规则，同时兼顾面积约束和长宽比要求。一轮完整的版图设计从布局到通过DRC/LVS，往往需要数个工作日，若设计迭代，消耗时间更多。
第二，寄生参数的不可预见性导致前后仿真性能偏离显著。手工版图的寄生分布高度依赖设计者经验，电源网络走线宽度不够会引入IR Drop，导致偏置点漂移、增益下降；互连线间耦合电容过大会造成带宽衰减和相位裕度退化。前仿真阶段预留的设计裕度，常因版图实现引入的额外寄生而被侵蚀，极端情况下甚至需要返回电路设计修改参数，造成设计反复。
第三，现有自动化版图工具在实际应用中存在明显局限。部分工具以通过DRC /LVS 为第一目标，生成版图密度不高，面积浪费严重；另有工具虽可实现高密度布局，但寄生控制能力不足，后仿真性能与前仿真偏差较大。这使得工程师对自动化工具缺乏信任，难以在高速、高精度电路中实际部署。
十方尺自主研发的模拟版图自动化工具AMALGAM，针对上述问题提供了一体化解决方案。AMALGAM以电路匹配约束与寄生可控为设计前提，实现版图密度的最大化，其自动布局算法支持设计者输入长宽比等约束条件，同时实现DRC/LVS一次性通过。在寄生控制方面，AMALGAM对器件布局、电源网络走线、互连线间距均采取优化策略，使得反提结果与前仿真趋近一致，电源网络IR Drop被控制在极小范围，互连耦合电容亦得到有效抑制。
本文选用两个典型运放进行实测，分别为65nm轨到轨两级运放和180nm BCD工艺空载运放，通过前仿真、No RC后仿真以及递进式R+C与R+C+CC后仿真的性能对比，验证AMALGAM的版图实现质量与寄生控制能力。
案例一：65nm轨到轨两级运放
第一组案例为一个65nm工艺下的轨到轨两级运放，电路结构如上图所示。该电路包含2个差分共质心匹配、8个共质心匹配（每一行保证共质心）、5个带dummy的单管阵列以及4个无dummy开关管，合计14个PMOS与15个NMOS，共29个管子。此规模下，手工完成共质心布局与dummy插入需要大量迭代时间。
下图为AMALGAM按长宽比1:1自动生成的版图结果。该版图DRC与LVS检查结果均为一次性通过，无需人工修正。
下图为同一电路按长宽比2.5:1自动生成的版图。两种长宽比下，AMALGAM均直接输出满足约束的版图方案，表明工具具备根据设计者给定的面积约束灵活调整布局的能力，而非依赖固定模板。
下图给出了负载电容5pF条件下的闭环仿真结果。这里分别给出了前仿真结果，两种版图下的No RC后仿真结果（以评估布局引入的非理想效应），以及两种版图下的R+C+CC后仿真结果（以评估布线引入的寄生）。
下表为详细参数对比，包含前仿真、No RC寄生反提以及完整后仿真三组数据。前仿真与两种版图的No RC反提结果在增益、GBW和相位裕度上均展现出较高的一致性，表明器件布局引入的非理想效应较小。No RC到R+C+CC后仿真，增益和GBW几乎一致，相位裕度下降约3°至4°，退化平滑，无异常跳变，说明互连线寄生影响可控，版图整体寄生分布均匀。
案例二：180nm BCD空载运放
第二组案例为180nm BCD工艺下含共模反馈的单级运放。原理图如下图所示，包含2个差分共质心匹配和4个共质心匹配，共计8个NMOS与9个PMOS，17个管子。空载运放对电源网络IR Drop和互连线耦合电容极为敏感，是检验版图寄生控制能力的典型场景。
下图为AMALGAM自动生成的版图。
下图为无负载开环仿真结果。这里分别给出了前仿真结果，No RC后仿真结果（以评估布局引入的非理想效应），R only后仿真结果（以评估布线的IR Drop对性能影响），R+C后仿真结果（以评估布线到地电容对带宽的影响）以及R+C+CC后仿真结果（以评估布线引入的耦合寄生）。
下表列出了前仿真与四级递进寄生反提（Post_NoRC、Post_R、Post_R+C、Post_R+C+CC）的完整对比数据。
递进反提数据趋势平滑，验证了四个层次：前仿真与No RC高度一致，表明器件布局引入的非理想效应极小；No RC与Post_R几乎无变化，说明电源网络IR Drop可忽略；Post_R+C与Post_R相比，3dB带宽掉了16.8%，GBW掉了37.5%，考虑到空载条件下寄生电容主导输出负载，且GHz级节点对寄生高度敏感，该退化量合理；Post_R+C与Post_R+C+CC差异微小，证明互连线耦合电容得到有效控制。
AMALGAM核心优势
基于两组案例的数据分析，AMALGAM的技术特性可归纳为以下两点：
1. 高版图密度与自动布局布线能力
版图密度超过90%，DRC/LVS一次性通过。支持多种长宽比约束下的自动布局布线，满足不同模块在顶层规划中的面积形状需求。
2. 版图实现寄生可控，前后仿真趋近一致。
器件布局引入的非理想效应较小，电源网络IR Drop控制到位，互连线耦合抑制干净。设计裕度在版图实现中得到完整保留，可用于对寄生敏感的高速高精度电路。如果您也想试试
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