3D堆叠芯片，给摩尔定律续命|存储器|摩尔|晶体管|栅极

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多年来，芯片行业一直致力于通过缩小晶体管尺寸并将更多晶体管集成到一块扁平的硅片上来追求更高的性能。但这种策略正面临严峻的挑战。伊利诺伊大学的一个研究团队认为，未来的性能提升将并非来自尺寸的进一步缩小，而是来自垂直集成。

在格兰杰工程学院，材料科学与工程教授曹青（音译）及其团队通过将有源层直接堆叠，构建出了可工作的硅电路。他们没有采用并排添加器件的方式，而是迈向了三维空间，在单个芯片上构建堆叠层。

此次推动正值传统芯片尺寸缩小速度放缓之际。近六十年来，摩尔定律一直描述着芯片行业的运行节奏：随着芯片尺寸的缩小，晶体管数量和性能按照可预测的时间表不断提升。如今，这条发展路线图已难以遵循。

曹说：“从某种意义上说，我们正触及物理学的极限。如果你观察晶体管的实际尺寸，你会发现它们并没有变得更小，尤其是在栅极间距方面。这是因为我们正受到硅的固有材料特性和量子力学基本规律的限制。”

垂直集成提供了一种提高计算密度的全新途径。通过垂直堆叠逻辑和存储器，设计人员可以缩短互连路径。这反过来又增加了原本在扁平芯片上相距甚远的各个模块之间的带宽。

3D芯片的概念并不新鲜，市场上已有采用硅堆叠技术的商业产品。高带宽内存和AMD的3D V-Cache都依赖于将不同的晶圆或芯片键合在一起。然而，这些方法在对准精度和通孔密度方面存在局限性，因为它们依赖于在层间钻出的相对较大的硅通孔。

单片式 3D 集成更进一步。每一层新电路都直接构建在现有电路之上，从而实现了更精细的垂直连接和更紧密的对准。

症结在于散热。传统的高性能硅芯片加工需要接近1000摄氏度的温度。一旦第一层金属化电路就位，它就无法承受如此高的温度负荷而不损坏。“通常，业界普遍认为，一旦第一层电路完成，任何后续层电路的热预算上限都是400摄氏度，”曹先生说。

研究人员曾试图通过在上层使用其他材料来规避这个问题，但这些器件在速度和可靠性方面始终落后于底层硅。

曹教授的研究团队仍然使用单晶硅，但改变了其添加方式。他们首先利用供体晶圆制备超薄的独立式硅纳米薄膜。然后，在不超过200摄氏度的温度下，使用辊式层压机将这些薄膜转移到已处理过的基板上。

由于薄膜保持单晶状态，堆叠器件的行为类似于传统的硅晶体管，同时仍保持在单片集成的严格热限制范围内。

膜的物理形态也起到了积极作用。曹指出，该团队的方法更简单、更经济，而且实施起来也更方便，同时还避免了传统晶圆堆叠技术的一些问题。

他们不再处理全厚度的晶圆，而是使用厚度仅约 10 纳米的硅薄膜，而不是普通晶圆上常见的约 500 至 700 微米的厚度。在这种尺寸下，硅薄膜具有足够的柔韧性，可以贴合下方层的轮廓，从而使薄膜紧密地贴合在表面上。这种紧密贴合降低了工程师在尝试将两个刚性晶圆粘合在一起时经常出现的缝隙和空洞的风险。

为了控制温度，研究团队还重新设计了晶体管本身。传统的CMOS工艺依赖于高温下的掺杂步骤来形成结。而该团队则采用了无结晶体管，在堆叠之前对硅进行高浓度且均匀的掺杂。这种超薄薄膜仍然能够实现有效的栅极控制，而高掺杂浓度则有助于控制接触电阻。

在此基础上，他们构建了三层堆叠结构，每层包含625个晶体管，并用垂直金属互连线将它们连接起来。这些器件展现出极佳的均匀性和高良率，其输出电流密度与在更高工艺温度下于体硅晶圆上生产的标准硅晶体管相当。此外，它们的性能至少比采用其他材料制成的单片器件高出三到四倍。该团队利用这种堆叠结构实现了三维逻辑和静态随机存取存储器单元。